把原子层反应转化为可控的制造步骤
面向集成电路的结构精度与界面质量需求，研究原子层沉积（ALD）和原子层刻蚀（ALE）的表面化学、区域选择性与工艺窗口，连接薄膜材料验证与先进制造应用。
选择在哪里生长
利用表面反应性、分子抑制与成核控制，让目标区域优先生长，并控制非生长区的缺陷。
控制每一步去除
将表面改性与去除过程分开，研究自限制窗口、刻蚀量、粗糙度及等离子体条件。
兼顾材料与界面
围绕互连结构的导电与绝缘需求，研究超薄金属膜、低介电材料及可集成的界面工艺。
区域选择性ALD与自对准图案化
选择性来自不同表面的反应差异。通过改变表面化学状态、选择前驱体与抑制分子、调节反应物投放和后处理，可扩大生长区与非生长区之间的工艺差别。
原子层刻蚀：从表面改性到受控去除
ALE通过分步反应改变表层，再移除经改性的材料。工艺窗口需通过反应饱和、每周期去除量与表面质量共同验证；等离子体功率、偏压和处理时间会影响这些结果。
团队SiO₂等离子体ALE研究
在CHF₃/Ar体系中，团队将刻蚀实验与多尺度模型结合，研究表面形貌、工艺参数和自限制窗口。在论文所研究条件下，实现约3.5 Å/周期的SiO₂去除，表面粗糙度降至1.2 Å。阅读实验与模型研究 →
这里关注实验条件与薄膜表面质量。反应器—表面耦合模型、计算框架与数据方法，可在集成计算与人工智能方向继续了解。
- 表面改性CHF₃等离子体形成用于后续去除的表面状态。
- 清除残余物清除残余气体，使两步反应在时间上分离。
- 受控去除Ar等离子体辅助去除经改性的表层。
- 清除并重复清除反应产物，进入下一次受控循环。
低介电薄膜与互连接口材料
先进互连对导体、绝缘层和界面提出共同要求。区域选择性金属生长与低介电薄膜设计，为减小寄生影响、控制界面和适应精细结构提供材料与工艺路径。
团队通过ALD种子层、MOF薄膜转化与原子层浸润（ALI）调控，研究低介电常数与机械强度之间的平衡。相关工作验证了MIL-53薄膜的材料性质，并以原子层过程改善其力学性能。阅读低介电薄膜论文 →
这些结果来自薄膜材料实验；实际芯片集成还需进一步验证工艺兼容性、电学表现与可靠性。
团队代表成果
以下工作覆盖选择性沉积、低介电薄膜和SiO₂刻蚀实验，展示从表面机制到材料工艺的研究路径。
在Cu/SiO₂纳米图案上自对准生长TaOx
将原位还原加入ALD循环，抑制Cu成核，在SiO₂区域实现约5–6 nm的TaOx生长；在所报告条件与检测范围内未观察到非目标成核缺陷。
在W/SiO₂纳米图案上选择性生长Ru
顺序短脉冲投放结合热缺陷修正，在W上获得约5 nm的Ru薄膜；论文检测范围内，SiO₂区域未检出缺陷。该过程为金属互连材料提供选择性生长路径。
通过前驱体与SAM组合控制Al₂O₃生长
比较Al前驱体与ODT层的相互作用。DMAI、ODT与后处理组合支持SiO₂上的约10 nm Al₂O₃生长，同时抑制Cu区域成核，体现分子结构对选择性窗口的影响。
利用表面酸性差异建立本征选择性
结合薄膜实验与反应机制研究，比较不同氧化物上的成核行为；MnO₂、SiO₂、Ta₂O₅与Al₂O₃、HfO₂呈现不同生长响应，为介电材料间的选择性提供依据。
以原子层过程调控MOF薄膜介电与力学性质
通过ALD种子层、MOF转化和ALI调控，兼顾低介电常数与力学强度，为互连绝缘材料研究提供薄膜层面的实验基础。
优化SiO₂等离子体ALE工艺与表面质量
结合CHF₃/Ar实验与多尺度计算，分析功率、偏压及刻蚀时间如何影响每周期去除量与粗糙度，并研究满足自限制条件的工艺窗口。
面向下一步工艺集成
- 区域选择性ALE：探索材料反应性与表面状态差异，建立能够兼顾选择性、去除量和表面质量的刻蚀窗口。
- ALD/ALE协同：研究沉积、刻蚀与缺陷控制的衔接，为精细图案和薄膜界面提供可验证的工艺组合。
- 集成电路应用：围绕互连与低介电结构，推进从材料实验到工艺兼容性、电学与可靠性评估。
这些方向以选择性沉积和SiO₂刻蚀工作为基础，继续面向工艺集成开展研究。阅读团队ALE综述，了解领域进展 →