Nature communications | 选择性原子层沉积助力集成电路先进制程高精度自对准制造工艺

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2023-08-03 13:08:13 作者: 所属分类:学术动态 阅读: 1,113 views

随着集成电路制造技术的发展和市场需求,芯片特征尺寸缩小,互连密度进一步提升,芯片的自对准制造需依赖多次沉积-光刻-刻蚀的复杂流程,步骤多成本高,且由套刻误差引起相邻金属导线漏电短路。华中科技大学研究团队提出了一种“化繁为简”的高精度自对准沉积的解决方案,他们通过选择性原子层沉积技术(Selective Atomic layer deposition),实现目标介电层在底部介电层的自对准生长,而在非生长区金属铜表面不生长。该工艺在生长区达到5纳米厚度,非生长区不生长,选择性达到100%,实现薄膜高精度自对准沉积。对于芯片先进制程来说,可以提升对准精度、减少光刻-刻蚀步骤、提升芯片制程良率等方面都具有优势。(图1)

图1自对准沉积图案化薄膜技术路线,选择性沉积有效减少了多次光刻与刻蚀的复杂步骤,并提升了自对准精度(来源:https://protocolsmethods.springernature.com/posts/atoms-grow-where-desired

相关论文以《通过氧化还原耦合的固有选择性原子层沉积方法实现氧化钽薄膜在Cu/SiO2表面的自对准图案化制造》(Self-Aligned Patterning of Tantalum Oxide on Cu/SiO2 through Redox-coupled Inherently Selective Atomic Layer Deposition)为题发表在Nature Communications上。华中科技大学李易诚博士、博士生齐子廉为论文共同第一作者,陈蓉教授、曹坤副教授为该论文共同通讯作者。华中科技大学为论文第一完成单位,湖北江城实验室为合作单位(图2)

图2研究工作论文(来源:Nature Communications

本工作发现铜表面不同氧化状态会造成非生长区表面形成缺陷位点,这些形核缺陷导致了选择性的丧失。研究团队突破了常规ALD两步循环交替生长,增加了原位还原修正步骤,提出的“循环耦合”工艺,使传统AB双循环转变为ABC多循环耦合,进而能够实现表面原位还原-生长-缺陷去除的步骤,有效抑制铜表面缺陷形核产生,最终实现高精度自对准。

在原子沉积领域要想实现“选择性”,一般来说,需要在非生长区制备阻挡层。例如,引入自组装分子使其在非生长区钝化,阻挡原子层沉积生长,最后再将表面的阻挡层去掉。而本工作发展的固有选择性,具有全气相工艺流程,一步法实现自对准沉积,无需阻挡剂生长、去除等步骤,更加简洁与可靠。该研究相当于开辟了一个新的方向,利用表面的差异,在不添加任何阻挡剂的条件下,靠前驱体的选择和工艺动力学调控实现了无模板、无阻挡剂的选择性生长,即通过本征的固有选择性实现了形核延迟和高选择性自对准沉积。在该研究中,原子沉积技术工艺的自对准选择性接近100%,生长区膜厚达到5nm,非生长区完全无生长,达到固有选择性研究中所见报道最高值。(图3)在芯片制程中,另一个很重要的问题是,生长的膜会出现“横向扩展”现象,即薄膜往基底垂直方向生长,又会往两侧横向生长,导致它们会扩散扩展到铜区域从而降低自对准工艺可靠性。在该研究中,不仅实现了非生长区铜表面无生长,而且抑制住了生长区沉积薄膜的边缘扩展,薄膜生长停止到铜边缘。这对于进一步提升对准精度,以及降低对准工艺后造成的金属电阻上升具有非常重要的作用。

图3在芯片结构片互联层表面实现薄膜自对准沉积(样品来源:湖北江城实验室,图片来源:Nature Communications

进一步,团队将继续开发先进选择性ALD技术,发展低介电常数薄膜选择性沉积工艺,发展前道接触、后道互联的金属-金属自对准工艺,并扩展固有选择性方法到芯片各层对准工艺形成完整的工艺包。另一方面,开发小分子钝化、原位缺陷消除等全气相选择性沉积技术路线;为了将工艺在产线上验证,研究团队在国家重点研发计划颠覆性技术创新重点专项项目“面向芯片先进制程的选择性原子层沉积工艺与装备研发”支持下,也正在开发选择性沉积设备,将该项技术继续向实际应用推进。

论文链接:https://doi.org/10.1038/s41467-023-40249-2